文|半導體產業(yè)縱橫

2011年，英特爾推出商業(yè)化的FinFET（鰭式場效晶體管）工藝技術，將FinFET技術應用到了自家的22nm制程工藝上，顯著提高了性能并降低了功耗。之后臺積電、三星等全球各大廠商陸續(xù)跟進，采用 FinFET 技術取得了巨大成功，使得FinFET大放異彩。

之后為了提高晶體管性能并進一步減小面積，F(xiàn)inFET體系結構也進行了持續(xù)的改進，從16/14nm開始，F(xiàn)inFET成為了半導體器件的主流選擇，成功地推動了數(shù)代半導體工藝的發(fā)展，并將其擴展到3nm工藝節(jié)點，成為全球主流晶圓廠的“不二”之選。

不過，實際上自進入5nm之后FinFET就出現(xiàn)了諸多問題，比如其不斷拉高的深度和寬度之比將使得鰭片難以在本身材料內部應力的作用下維持直立形態(tài)；隨著柵極寬度的進一步縮小，也很難再像過去那樣在一個單元內填充多個鰭線；鰭式場效應晶體管的靜電問題也會嚴重制約晶體管性能的進一步提升。修修補補的FinFET終將力不從心，新的架構因此呼之欲出。

Nanosheet

為加快邁入2nm、3nm時代，臺積電、三星、英特爾等半導體大廠，不約而同宣布2022或2023年開始將主力架構從FinFET逐漸轉移至納米片(nanosheet)架構。臺積電于2022年北美技術論壇上，也正式發(fā)表2nm工藝將采用nanosheet晶體管架構，全面提升效能及功耗效率。

什么是nanosheet架構？它與FinFET有何不同？

隨著工藝縮小，空間越來越小，鰭的數(shù)量也會隨之減少，持續(xù)提升驅動電流會更困難；而nanosheet架構，就是其中一個被提出討論的解方。nanosheet架構將垂直的鰭轉為水平，透過垂直堆棧nanosheet，實現(xiàn)更大的有效導電通道寬度；再者，柵極360度接觸信道的結構，讓導電信道被高介電系數(shù)的金屬柵極圍繞，可實現(xiàn)更佳的柵極信道控制，并縮短信道長度。IBM成功研發(fā)的2nm技術就是采用nanosheet技術，還有三星3 nm 采用的晶體管架構MBCFET本質上也是nanosheet FET。

從FinFET轉變到nanosheet晶體管的過程，就跟當初從平面MOSFET轉向FinFET時一樣，需要克服許多制程整合上的難題。幸運的是，nanosheet基本上算是FinFET的自然演變，因此許多為FinFET開發(fā)和優(yōu)化的制程模組可以重復使用，這無疑促進了nanosheet被產業(yè)界采用。不過，隨著未來向更小制程的繼續(xù)，將要求標準單元內nFET和pFET器件之間的間距更小，而FinFET和Nanosheet的工藝限制n-to-p器件之間的間距。除了Nanosheet，還有一些屬于“全柵”類的其它技術選項。為了擴大這些器件的可微縮性，IMEC提出一種創(chuàng)新的架構，稱為Forksheet。

Forksheet

Forksheet最早是IMEC在2017年IEDM發(fā)表的SRAM微縮研究上出現(xiàn)，在2019年則作為邏輯標準單元的微縮解決方案展示出來。

Forksheet可以理解為Nanosheet的自然延伸，具有超出2nm技術節(jié)點的額外縮放和性能。Forksheet的nFET和pFET集成在同一結構中，由介電墻將nFET和pFET隔開。優(yōu)勢在于它有更緊密的n到p的間距，并減少面積縮放。與Nanosheet FET相比，在相同制程下的Forksheet FET電路將更加緊湊。在從平面晶體管到FinFET再到Nanosheet的進化過程中，可以將Forksheet視為下一個發(fā)展路徑。英特爾早在 2019 年就已經(jīng)開始探索該技術，并申請了相關專利，IBM同樣表示新的晶體管設計最終可以實現(xiàn) 3D、垂直堆疊的 CMOS 架構，與當今最先進的三柵極設計相比，該架構允許增加晶體管數(shù)量。但英特爾的專利中將成本、風險和復雜性的限制視為壓倒性的困難，目前帶來的挑戰(zhàn)甚至已經(jīng)超過潛在的好處。因此Forksheet晶體管何時能夠實用化，現(xiàn)在還很難說。

在Forksheet的技術架構上也稱不上是完美，在Forksheet的結構中，其柵極沒有將溝道完全環(huán)繞，因此溝道控制力略有下降。nanosheet結構的環(huán)柵在很大程度上改善了對溝道的靜電控制。Forksheet則采用了分叉形式的三門結構，在靜電控制上有所退步。為了解決Forksheet的靜電控制問題，CFET隨即誕生。

1nm之后的路：CFET

CFET（Complementary FET），互補場效應晶體管，是一種新型的三維結構晶體管工藝，是在GAAFET工藝基礎上改進得到。CFET一般采用Nanosheet結構，將一個p型Nanosheet FET疊加在一個n型Nanosheet FET之上，形成三維晶體管。CFET在4T（Track）軌道單元設計中優(yōu)于叉片晶體管，使其成為1nm以下邏輯技術節(jié)點的極具吸引力的器件架構。

imec在VLSI 2021上介紹的叉片器件架構，將nanosheet晶體管系列擴展到1nm甚至1nm以下的邏輯節(jié)點。在叉片器件中，由于減小了n型和p型晶體管之間的間距，因此可以使有效溝道寬度大于傳統(tǒng)的全環(huán)繞柵極nanosheet器件。這將有利于改善晶體管的驅動電流(或直流性能)。此外，更小的n-p間距可以進一步降低標準單元高度，逐步將標準單元推向4T軌道高度設計，從而使得4條單元內部金屬線都能適配標準單元高度。

但是對于4T單元設計和窄至16nm的金屬間距來說，即使叉片變得很窄也難以提供所需的性能。這也正是CFET可以發(fā)揮作用的地方。在CFET架構中，nMOS和pMOS器件相互堆疊。堆疊從單元高度角度看消除了n-p間距，進一步實現(xiàn)了有效溝道寬度的最大化，進而使驅動電流最大化。還可以借助由此產生的面積增益將軌道高度推至4T及以下。

目前業(yè)界正在探索兩種可能的集成方案，以實現(xiàn)具有挑戰(zhàn)性的nMOS-pMOS垂直堆疊：即單片式和順序式。單片CFET先生長底部通道，然后沉積中間犧牲層，最后生長頂部溝道；順序CFET是從底部向上制造元件，利用晶圓鍵合技術，在頂部覆蓋一層半導體層，對頂部元件進行集成，并連接頂柵和底柵。對比來看，兩種產品各有優(yōu)缺點，單片CFET整合流程復雜，但成本較低，順序CFET整合流程相對簡單，但晶圓轉移難度高。目前，CFET工藝仍在研究探索過程中，兩種制造工藝哪一種更具發(fā)展價值尚未定論。

CFET作為1nm以下的發(fā)展利器，自然是引得眾多業(yè)內人士的注意。

臺積電表示其代工廠正在評估CFET等工藝技術，以將其當作nanosheet的“接班人”。臺積電業(yè)務發(fā)展副總裁 Kevin Zhang也介紹：“CFET是一個選擇，但目前還處于研發(fā)階段，他也不能提供其任何時間表。”

英特爾和IMEC對于全硅基CFET的研究投入極大。近年來，imec報告了在改進單片和順序CFET的模塊和集成步驟方面取得的進展。例如其展示了通過優(yōu)化關鍵模塊步驟實現(xiàn)的單片集成CFET架構。同期，imec也報告了順序CFET的逐步改進成果。

然而，全硅基CFET的工藝復雜度高且性能在復雜工藝環(huán)境下退化嚴重。針對這一關鍵難題，復旦大學微電子學院在近期做出了突破。異質CFET 技術的優(yōu)勢可以利用成熟的后端工藝將新型二維材料集成到硅基芯片上。研發(fā)出性能優(yōu)異的異質 CFET 技術，這種晶圓級硅基二維互補疊層晶體管，可以在相同工藝節(jié)點下，實現(xiàn)器件集成密度翻倍，提高性能。也就是說，如果FinFET工藝的芯片由100億顆晶體管組成，那么采用CFET技術制造的芯片，內部容納的晶體管數(shù)量將能夠達到200億顆，從而實現(xiàn)性能的大幅提升。該成果已經(jīng)發(fā)表在了國際頂尖期刊《自然-電子學》，已經(jīng)受到了國內外的廣泛關注。

盡管CFET的工藝流程非常復雜，也將導致高昂的量產難度和成本，但其在縮小晶體管面積的效果卓越，很可能成為1nm之后的CMOS微縮工藝的解決路徑。

總結

作為備受關注的半導體產業(yè)，對于制造工藝和晶體管架構一直在不斷探索，從傳統(tǒng)CMOS到FinFET工藝，到Nanosheet、Forksheet再到CFET，每一代產品都會帶來性能改進（通過優(yōu)化有效溝道寬度）和/或進一步降低邏輯標準單元高度，不斷向高端化邁進。短期來看，F(xiàn)inFET仍將是主流的晶體管工藝，受技術壁壘、性價比限制，GAAFET在5nm及以上工藝制程芯片中難以取代FinFET。但長期來看臺積電3nm芯片量產，三星、英特爾將跟進，未來3nm及以下工藝制程芯片應用比例將逐步攀升，先進工藝的市場空間將不斷增大。

至此，CFET工藝之后，不知是否還會有更先進的工藝不斷出現(xiàn)。或許彼時除了晶圓制造技術上須掌握優(yōu)勢外，系統(tǒng)封裝整合技術也將成為是半導體產業(yè)重要的發(fā)展方向。