文|半導(dǎo)體產(chǎn)業(yè)縱橫
在1990年之前，柵極長(zhǎng)度的減小幾乎完全線(xiàn)性，從“Xnm”的名稱(chēng)就直觀反映出芯片的性能。每代晶體管的長(zhǎng)和寬都是上一代的0.7倍(長(zhǎng)度0.7*寬度0.7=0.49)，也就是單個(gè)晶體管的面積縮小到原來(lái)的0.5倍，印證摩爾定律晶體管密度翻倍的描述。比如 180nm>130nm>90nm>65nm>45nm>32nm>22nm ，其中“X”指的就是芯片柵極的長(zhǎng)度，也就是MOS 晶體管的源極到漏極的距離。隨著先進(jìn)制程的數(shù)字越小，對(duì)應(yīng)的晶體管密度越大，芯片功耗也就越低，性能則越高。
制程不再等于柵長(zhǎng)
在之后的技術(shù)演進(jìn)中，制程節(jié)點(diǎn)減小速度加快，大約為0.72倍, 并且不再完全線(xiàn)性。場(chǎng)效應(yīng)晶體管也逐漸脫離原本固定的結(jié)構(gòu)，比如FinFET的空間結(jié)構(gòu)晶體管出現(xiàn)，溝道變成了三維環(huán)繞，溝道長(zhǎng)度逐漸不能代表工藝的最高精度。7nm、5nm、3nm也不再是溝道長(zhǎng)度的代表，它作為一個(gè)等效長(zhǎng)度，只是一個(gè)數(shù)字。
柵極的長(zhǎng)度是芯片制造工藝的一個(gè)重要指標(biāo)，柵極的長(zhǎng)度越小，源極和漏極之間流過(guò)的電流就會(huì)越快;鰭片間距(Fin Pitch)也是衡量工藝先進(jìn)性的一個(gè)重要參數(shù)，在FinFET 晶體管時(shí)期，增加 fin(鰭)高度、減少fin之間的間距就能有效增加驅(qū)動(dòng)電流，從而提高效率;其他的衡量指標(biāo)還有金屬間距和邏輯單元等，金屬間距越小需要克服的電容效應(yīng)越小;邏輯單元的最小單元高度越低，在3D堆疊上更有優(yōu)勢(shì)。
芯片性能的最直觀的衡量標(biāo)準(zhǔn)則是邏輯晶體管密度，晶體管密度越大，意味著在同等的空間內(nèi)，能容納更多的晶體管，晶體管數(shù)量越多，則芯片內(nèi)的處理運(yùn)算單元越強(qiáng)，芯片的處理能力越強(qiáng)。晶體管密度越大，說(shuō)明晶體管之間的距離越近，電子在移動(dòng)中的損耗也越小，功耗也能得到提升。
三家代工巨頭的技術(shù)參數(shù)對(duì)比
通過(guò)這些指標(biāo)的對(duì)比，也可以一覽英特爾、三星、臺(tái)積電幾家的制程區(qū)別。(MTr/mm2指的是每平方毫米有幾百萬(wàn)個(gè)晶體管)
在10nm制程中，從技術(shù)水平來(lái)看，不論是鰭片間距、柵極長(zhǎng)度、金屬間距、邏輯單元高度，英特爾都是三家公司中的佼佼者，具體參數(shù)對(duì)比可以發(fā)現(xiàn)：
英特爾在10nm制程的柵極間距是臺(tái)積電和三星在7nm才能達(dá)到的技術(shù)水平;其10nm的最小金屬間距甚至與三星與臺(tái)積電的5nm制程不相上下;在邏輯晶體管密度中的對(duì)比，可以發(fā)現(xiàn)英特爾占據(jù)了更大的優(yōu)勢(shì)(見(jiàn)下圖)。
在10nm制程下，英特爾的邏輯晶體管密度大約為1.01億個(gè)/mm2，而臺(tái)積電和三星只有英特爾的一半，7nm時(shí)仍不及英特爾的10nm，甚至英特爾的10nm可以與三星的5nm有所比較。不過(guò)這些數(shù)字直接比較也存在部分誤差，一方面在于計(jì)算晶體管密度的方法;另一方面在于各家的單元庫(kù)大小不一。
比如：英特爾10nm 工藝就有三種不同類(lèi)型的邏輯單元庫(kù)，分別是 HD(高密度，short libraries 短庫(kù))、HP(高性能，mid-height libraries 中等高度庫(kù))、UHP(超高性能，tall libraries 高庫(kù))。越短的單元庫(kù)，功耗越低，密度越高，不過(guò)峰值性能也越低。
英特爾列出的 100.8 MTr/mm2，指的其實(shí)是 HD 高密度庫(kù)(單元高 272nm，8 fins)。其他兩種單元庫(kù)的密度分別為：HP(高性能)單元庫(kù)密度 80.61 MTr/mm2(單元高 340nm，10 fins);UHP(超高性能)單元庫(kù)晶體管密度 67.18 MTr/mm2(單元高408nm，12 fins)。
正如臺(tái)積電的研究副總裁的Philip Wong在Hot Chips 31上所說(shuō)：現(xiàn)在“Xnm”代表的只是技術(shù)的迭代，就像車(chē)型號(hào)一樣不具有明確的意義。這也是后來(lái)英特爾“芯片新工藝命名新規(guī)”，采用Intel 7、Intel 4、Intel 3、Intel 20A、Intel 18A等規(guī)則來(lái)重新定義芯片制程工藝的原因。芯片的工藝先進(jìn)性也不能只通過(guò)多少納米制程來(lái)判斷。
各家EUV及GAA的入局時(shí)間
眾所周知，英特爾在10nm良率問(wèn)題上卡了頗久，其10nm節(jié)點(diǎn)沒(méi)有選擇EUV，選擇繼續(xù)使用ArF DUV，并且沒(méi)有按照摩爾定律晶體管密度提高2倍，而是冒險(xiǎn)的提高了2.7倍，這都是10nm受阻的重要因素，英特爾10nm工藝還引入了昂貴材料鈷替代銅，鈷作為下部互聯(lián)層可使電遷移性能提高1000倍，同時(shí)層間通孔電阻也可以減少一半，大大增加了芯片的耐用性，同時(shí)鈷的硬度也帶來(lái)了各種各樣的問(wèn)題，英特爾的10nm性能強(qiáng)勁也不無(wú)道理。
不過(guò)，英特爾的7nm和10nm在一定程度上是并行的，7nm工藝會(huì)是他們首個(gè)使用EUV光刻技術(shù)+FinFET的工藝，可以做到每平方毫米1.8億顆晶體管的密度。但7nm還未能面世。前段時(shí)間英特爾CEO基辛格在接受美媒采訪(fǎng)時(shí)表示：工程師在7nm工藝上發(fā)現(xiàn)了一些缺陷，目前正在了解這些缺陷，并有計(jì)劃解決7nm工藝問(wèn)題。
三星和臺(tái)積電兩家fab的工藝路線(xiàn)方向已經(jīng)發(fā)生了較大差異。一方面，在7nm時(shí)代，三星就率先在多個(gè)疊層采用了EUV(極紫外)光刻。而臺(tái)積電直到N7+才用上了4層EUV光刻層。另一方面，在3nm三星的晶體管結(jié)構(gòu)已經(jīng)從FinFET，演進(jìn)至GAAFET，而臺(tái)積電對(duì)于GAAFET的應(yīng)用要等到2nm。
在制程更迭戰(zhàn)中幾家芯片巨頭可謂是爭(zhēng)得水深火熱，不同的命名規(guī)則讓整個(gè)市場(chǎng)陷入“制程焦慮”，然而產(chǎn)品終究要進(jìn)入市場(chǎng)，具體性能還需要市場(chǎng)的檢驗(yàn)。在這場(chǎng)戰(zhàn)役中，各方都在鉚足勁頭在制程上向前沖，這其中除了命名規(guī)則的盲點(diǎn)，背后的功耗問(wèn)題也正在凸顯。
“制程焦慮”忽視的良率矛盾
良率這個(gè)問(wèn)題下最具有代表性的就是“5nm功耗集體翻車(chē)”事件。
其中包括使用三星5nm代工的高通驍龍888，與臺(tái)積電5nm代工的海思麒麟9000和蘋(píng)果A14。
功耗問(wèn)題從何而來(lái)?為提高芯片的性能，就需要把電子開(kāi)關(guān)對(duì)電流通斷的控制能力提高，以加快開(kāi)關(guān)的速度。這意味著，開(kāi)關(guān)要在更小尺寸的情況下通過(guò)更大的電流。開(kāi)關(guān)的尺寸越小，對(duì)制備工藝的要求就越高，這使得開(kāi)關(guān)在關(guān)閉狀態(tài)下，會(huì)有更多泄漏電流。這部分產(chǎn)生的功耗是不可控的，是否產(chǎn)生功耗將直接由工藝的穩(wěn)定性決定。
也就是說(shuō)，工藝的穩(wěn)定性決定功耗的大小，功耗也是芯片良率的重要參數(shù)。
一種較成熟的工藝一般會(huì)有超過(guò)90%的良品率。而三星代工生產(chǎn)的高通Snapdragon 8 Gen 1良率僅為35%左右。在同一條生產(chǎn)線(xiàn)上生產(chǎn)的 Exynos 2200 的良率甚至低于此值，因此三星內(nèi)部也連忙啟動(dòng)了對(duì)5nm代工良率問(wèn)題的調(diào)查。
再看3nm制程的良率。3nm良率拉升難度大飆，臺(tái)積電為此已不斷修正3nm制程，且劃分出N3、N3E與N3B等多個(gè)版本，尋求最合適的方案且符合不同客戶(hù)需求，但3nm制程方案到現(xiàn)在還是有很多問(wèn)題。按原計(jì)劃，蘋(píng)果A16芯片，本應(yīng)是首批采用臺(tái)積電3nm工藝的產(chǎn)品，但是經(jīng)過(guò)幾輪輾轉(zhuǎn)，蘋(píng)果只能選用由5nm工藝改良而來(lái)的4nm工藝。不過(guò)近日，臺(tái)積電宣布：“3 納米制程的發(fā)展符合預(yù)期，良率高，將在第四季度晚些時(shí)候量產(chǎn)?！睂脮r(shí)良率還需實(shí)測(cè)。
三星首批3nm芯片已經(jīng)進(jìn)入風(fēng)險(xiǎn)量產(chǎn)階段，但是晶體管密度、功耗、良率都不盡如人意，早期產(chǎn)品也只是結(jié)構(gòu)相對(duì)簡(jiǎn)單的礦機(jī)芯片。
良率反映的是直接利潤(rùn)，晶圓良率越高，同一片晶圓上產(chǎn)出的質(zhì)量合格的芯片數(shù)量就越多，如果晶圓價(jià)格是固定的，質(zhì)量合格的芯片數(shù)量越多就意味著每片晶圓的產(chǎn)量越高，每顆芯片的成本就越低，那么理所當(dāng)然，利潤(rùn)也就越高。
如今不管是臺(tái)積電、三星還是英特爾、IBM都在追逐2nm，不知在先進(jìn)工藝的追逐戰(zhàn)中，背后的良率問(wèn)題是否得到了重視。
結(jié)語(yǔ)
1965年，時(shí)任仙童半導(dǎo)體公司研究開(kāi)發(fā)實(shí)驗(yàn)室主任的戈登·摩爾為《電子學(xué)》雜志寫(xiě)了一篇觀察評(píng)論報(bào)告，在報(bào)告中摩爾提到，工程師可以不斷縮小晶體管的體積，芯片中的晶體管和電阻器的數(shù)量每18個(gè)月左右會(huì)翻番，半導(dǎo)體的性能與容量將以指數(shù)級(jí)增長(zhǎng)，并且這種增長(zhǎng)趨勢(shì)將繼續(xù)延續(xù)下去。他的這種預(yù)測(cè)，被稱(chēng)為“摩爾定律”。
如今，芯片發(fā)展路線(xiàn)圖正在偏離摩爾定律，先進(jìn)制程的爭(zhēng)奪也已經(jīng)變得更加復(fù)雜，由于芯片制程帶來(lái)的焦慮也愈發(fā)明顯。