文｜半導體產(chǎn)業(yè)縱橫
2022年1月15日，PCI-SIG組織宣布PCIe 6.0規(guī)范標準v1.0版本正式發(fā)布。
PCIe 6.0被稱作是21世紀以來PCIe最大的歷史變化，PCIe 6.0規(guī)范將PCIe 5.0規(guī)范(32GT/s)的帶寬和功率效率提高了一倍，同時可提供更低的延遲。
此前PCIe 5.0/4.0/3.0都采用基于NRZ（Non-Return-to-Zero）的128b/130b編碼。PCIe 6.0則改用PAM4脈沖調(diào)幅信令，1b/1b編碼，單個信號就能有四種編碼（00/01/10/11）狀態(tài)，比之前翻番，允許承載最高30GHz頻率。PCIe6.0具有4級 (PAM4) 信號的脈沖幅度調(diào)制，可以實現(xiàn)輕量級前向糾錯 (FEC) 和循環(huán)冗余校驗 (CRC)，減輕與PAM4信令相關的誤碼率,并保持了前幾代PCIe技術相同的向后兼容性。
PCI-SIG的路線圖曾表示，I/O帶寬每三年會翻倍。但是，PCIe的技術快速迭代并沒有帶來PCIe的市場需求，目前市場進步已經(jīng)遠遠滯后于技術。
PCIe6.0不起波瀾
雖然這是一個爭搶科技首發(fā)的時代，但是在PCIe 6.0的使用上，頭部公司卻又諱莫如深。如上文所說，英特爾、AMD都剛剛開始發(fā)布5.0的面世計劃，英偉達也只是表態(tài)推出BlueField-3 DPU支持PCIe 5.0。
在6.0發(fā)布之前、發(fā)布之后，除IP、設計公司之外，仍鮮有產(chǎn)品公司表態(tài)。
最快推出PCIe 6.0產(chǎn)品的公司是Rambus，它今年在全球首個發(fā)布了完全符合PCIe 6.0的控制器，但是沒有展示實物。
Rambus的PCIe 6.0接口控制器支持64GT/s傳輸數(shù)據(jù)率，x1通道滿足8GB/s的單向物理帶寬(相當于PCIe 4.0 x4)，x16達256GB/s，雙向512GB/s。新一代PAM4脈沖調(diào)制同樣在線，編碼狀態(tài)翻番到4個，最高可承載30GHz頻率，而且加入FEC(前向糾錯)用來糾正信號錯誤。
但最新推出的Rambus產(chǎn)品并不是民用，它主要針對數(shù)據(jù)中心、人工智能、機器學習、HPC、汽車、物聯(lián)網(wǎng)、和航空航天等領域。除了Rambus，群聯(lián)也表示已經(jīng)開始為PCIe 6.0 SSD開發(fā)低級組件，并預計將在2025年至2026年推出。
IP和設計在PCIe 6.0上的動作更早，PCI SIG發(fā)布PCIe 6.0規(guī)范最終草案幾周后，Cadence推出首批經(jīng)過硅驗證的IP封裝之一，使芯片開發(fā)人員能夠在他們的設計中實施PCIe 6.0支持并對其進行測試，將使早期采用者能夠在2022年至2023年為芯片添加對PCIe6.0的支持。
Cadence的PCIe 6.0 IP包括一個控制器和一個基于DSP的 PHY（物理接口）。該控制器采用多數(shù)據(jù)包處理架構(gòu)，在x16配置中支持高達1024位寬的數(shù)據(jù)路徑，并支持PCIe 6.0的所有關鍵特性，例如高達64 GT/s的數(shù)據(jù)傳輸速率（雙向)、具有四級 (PAM4)信令的脈沖幅度調(diào)制、低延遲前向糾錯 (FEC)、FLIT 模式和 L0p電源狀態(tài)。
比Cadence更早，新思去年3月就宣布了針對 PCI Express (PCIe) 6.0 技術的完整 IP 解決方案，其中包括控制器、PHY 和驗證 IP，支持 PCIe 6.0 片上系統(tǒng) (SoC) 設計的早期開發(fā)。
青黃不接的三代接口
實際上，目前大多公司新發(fā)布的都是關于PCIe 5.0協(xié)議的接口。
2021年10月，英特爾發(fā)布的基于Alder Lake的處理器12代酷睿，使用PCIe5.0標準，其面向數(shù)據(jù)中心的下一代處理器SapphireRapids也增加PCIe 5.0。而AMD方面，在2022年開年發(fā)布會上，蘇姿豐博士表示AMD在2022年下半年即將發(fā)布的Zen4架構(gòu)和AM5平臺也將支持PCIe5.0。AMD與Intel的入局，也標志著PCIe 5.0的大規(guī)模商用已經(jīng)全面開花。
在存儲SSD方面PCIe 5.0也在落地生根。去年7月，三星電子預告了其首款PCIe 5.0 SSD，將面向數(shù)據(jù)中心支持PCIe 5.0 x4（單端口）或者PCIe5.0 2x2（雙端口），總帶寬16GB/s。三星的這款SSD預計將于2022年第二季度推出。
除三星之外， Marvell也在去年5月底發(fā)布其首款PCIe 5.0 NVMe SSD控制器Bravera SC5系列。鎧俠在去年9月表示即將推出支持PCIe 5.0及EDSEF E3.S接口的企業(yè)級SSD CD7系列，目標在2021年年底推出市場。國產(chǎn)公司瀾起科技2021年上半年表示PCIe 5.0高速接口物理層關鍵IP研發(fā)取得重要進展，為PCIe 5.0 Retimer芯片的研發(fā)做好了支持。
除了原廠外，IP和設計公司也在PCIe 5.0上出力頗多，2021年2月新思交付業(yè)界首個符合PCIe5.0和CXL2.0規(guī)范的完整性和數(shù)據(jù)加密安全IP核模塊；5月，Cadence宣布面向臺積電N5支持PCIe 5.0規(guī)范的IP產(chǎn)品，該IP將于今年下半年可應用于TSMC N3工藝技術，而基于TSMC N3工藝技術的下一個版本將于2022年初流片。
PCIe 5.0標準在2019年5月便已定稿，距離其上一代PCIe 4.0的發(fā)布時間2017年正好兩年，按照3年一次迭代的周期來看，這次迭代時間極短。同時，PCI 3.0到4.0的發(fā)展的時間又極長，因此，硬件廠商和客戶可能面對PCIe 3.0、PCIe 4.0和PCIe 5.0三種接口共生的局面。
從上圖可以看出，PCIe從4.0開始比之前的世代更新時間更短，速度更快。但即使到今天，2017年就已經(jīng)出現(xiàn)的PCL 4.0還沒有普及。
到剛剛過去的1月，英特爾支持PCIe 4.0的Alder Lake產(chǎn)品出貨不如預期，市場回應到PC OEM為求出貨回頭加單PCIe 3.0 SSD，但供應端在物料準備上已逐步轉(zhuǎn)向PCIe 4.0，而出現(xiàn)供需落差。存儲方面同樣不盡人意，在去年，PCIe 4.0的硬盤份額只有10%，業(yè)內(nèi)預測PCIe 4.0硬盤要想成為主流需要到2023年。
PCIe 3.0是目前的最主流的接口，PCIe 4.0成本仍然具有很大風險性。
多世代并行競爭仍會持續(xù)
當前PCIe 4.0仍未充分普及，PCIe 5.0便已進入市場，接著又誕生了PCIe 6.0，這也讓PCIe的升級路線出現(xiàn)分歧。整體而言，PCIe 6.0規(guī)格才剛問世，預期最快兩年后才會有實際產(chǎn)品，產(chǎn)品市場仍需觀察，目前主要問題出在PCIe 4.0與5.0之間。
固然目前PCIe 4.0的產(chǎn)品應用要比5.0成熟許多，但到了2022年下半與2023年初以后，PCIe 5.0的產(chǎn)品選擇將比現(xiàn)在豐富許多，成本也將下降，屆時對于既有的PCIe 3.0用戶來說，便有升級到PCIe 4.0或直接跳到5.0的兩種選擇。
短期來看，可能會形成PCIe 4.0與5.0高低規(guī)混合應用的形勢，通用型主機與周邊裝置使用成本較低的PCIe 4.0，高效能型主機與周邊則用PCIe 5.0。但長期來看，若PCIe 5.0組件與周邊的成本下降得夠快，那么直接跳到5.0世代或許更具吸引力。PCIe 5.0平臺可視情況使用5.0、4.0或3.0的周邊裝置，但PCIe 4.0平臺則無法發(fā)揮5.0設備的效能，因而直接升級使用5.0平臺，將是更具靈活性的選擇。